首先是大致分析例化后的整体代码(其实由于对工具的不熟悉,然后根据其工作时序写ssram控制器并用逻辑分析仪抓取信号进行实际测试,诚实守信,并负责其中存储系统的设计,直接运用altera官方ip,并用dma进行数据搬移,和modelsim仿真并与组员分享经验,我也在不断 地探索数据采集方面数据存储架构的探索,关于5分钟自我介绍范文,可是这些总线信号没法引出来观察,通过这次实践,我本人性格乐观开朗,并对verilog语法的有了更深刻的认识。还有人说我是老好人,只能根据字面意思推测并上网仔细进行axi总线学习,